TP M2 PERCOBAAN 1
Tugas Pendahuluan Modul 2
Percobaan 1 Kondisi 16
1. Kondisi [Kembali]- Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=clock, B3=don’t care, B4=0, B5=don’t care, B6=don’t care.
2. Gambar Rangkaian Simulasi
[Kembali]
3. Video Simulasi [Kembali]
4. Prinsip Kerja [Kembali]
1. D FLIP-FLIP
Rangkaian D flip-flop terdiri atas beberapa komponen, yaitu D flip-flop, saklar SW-SPDT sebagai penghubung pada input B0,B1,B5 dan B6, Vcc sebagai pemberi logika 1, ground pemberi logika 0 dan logicprobe untuk memperlihatkan logika pada output Q & Q'. D flip flop merupakan bentuk penyederhanaan dari RS flip-flop dengan pin RS dinotkan. D flip flop bekerja sesuai input yang diberikan, yang dirangkum dalam tabel berikut :
Gambar 2. Tabel kebenaran D flip flop
Berdasarkan kondisi, kaki set yang aktif low dari D flip flop dihubungkan ke B1=1, sehingga kaki set tidak aktif. Sedangkan pada kaki reset dihubungkan ke B0=0. Karena kaki reset aktif low, maka akan aktif saat menerima input 0. Pada kondisi ini, D flip-flop mengalami kondisi reset, yaitu kondisi output akan diulang atau dihapus ke 0. Sehingga hasil keluaran dari Q akan berlogika 0 dan Q' berlogika 1. Input D dan CLK tidak akan mempengaruhi output dari D flip-flop, karena kaki reset aktif. Hal ini menjadikan input B5 dan B6 berada dalam kondisi don't care, yaitu bebas berada pada logika 1 atau 0.
2. JK FLIP-FLOP
Rangkaian JK flip-flop terdiri atas beberapa komponen, yaitu JK flip-flop, saklar SW-SPDT sebagai penghubung pada input B1,B3,B4 dan B0, Vcc sebagai pemberi logika 1, ground pemberi logika 0, clock sebagai trigger dan logicprobe untuk memperlihatkan logika pada output Q & Q'. JK flip flop merupakan jenis flip-flop yang tidak memiliki kondisi terlarang. JK flip flop bekerja sesuai input yang diberikan, yang dirangkum dalam tabel berikut :
Gambar 3. Tabel kebenaran JK flip-flop
Berdasarkan rangkaian, kita menggunakan jenis JK RS flip-flop, yaitu JK flip-flop yang memiliki kaki set dan reset. Sesuai kondisi, input dari J dihubungkan dengan B3=don't care dan K dihubungkan dengan B4=0. Kondisi don't care merupakan kondisi dimana pemberi input bebas memberikan nilai inputnya (antara 1 atau 0). CLK berfungsi sebagai trigger, dihubungkan dengan JK flip-flop pada input B2. CLK akan berfungsi secara falling, yaitu ketika terjadi perubahan level clok dari 1 ke 0. kedua kaki set dan reset berfungsi secara aktif low, yaitu akan aktif saat menerima input 0. Kaki set yang aktif low dihubungkan ke B1=1, sehingga kaki set tidak aktif. Sebaliknya, kaki reset yang aktif low dihubungkan ke B0=0 sehingga kaki reset menjadi aktif. Kondisi dimana kaki set tidak aktif dan reset aktif akan membuat output dikembalikan ke awal atau dihapuskan menjadi 0. Oleh karena itu, hasil output dari JK Flip-Flop akan bernilai 0 untuk Q dan bernilai 1 untuk Q'.
5. Link Download
[Kembali]
- Download HTML [klik disini]
- Download Rangkaian Simulasi [klik disini]
- Download Video Simulasi [klik disini]
- Download Datasheet ic 74LS112A [klik disini]
- Download Datasheet ic 7474 [klik disini]
Komentar
Posting Komentar